de abstracción
Verificabilidad en el desarrollo de sistemas digitales
PLDs
Clases magistrales con apoyo audiovisual (presentaciones en Power Point) donde se expondrá la teoría necesaria y se discutirán ejemplos de aplicaciones usuales. Sesiones de laboratorio que incluyen diseños y simulaciones utilizando las herramientas adecuadas al tema en curso. Seguimiento de un proyecto final, el cual implique la realización de un circuito de verificación para evaluar el estado de un circuito secuencial determinado, el cual puede corresponder a uno desarrollado para otra asignatura. El circuito a elaborar debe satisfacer las condiciones dadas en los temas de faltas y verificabilidad.
Unidad/Tema | Sesiones | Referencia |
---|---|---|
Diseño de circuitos integrados | 2 | 2,12 |
Compuertas Digitales CMOS | 2 | 2,2,4 |
Circuitos Digitales CMOS | 2 | 2,12 |
Conceptos básicos sobre modelamiento | 1 | 1,12 |
Captura y representación de modelos | 2 | 1,12 |
Conceptos básicos sobre simulación | 1 | 1,12 |
Simulación manejada por eventos | 2 | 1,12 |
Descripción estructural de hardware con VHDL | 2 | 3,12,14 |
Programación VHDL básica | 2 | 3,12,14 |
Programación VHDL intermedia | 2 | 3,12,14 |
Programación VHDL orientada a síntesis | 2 | 3,12,14 |
Modelamiento de faltas. Modelo stuck | 2 | 1,12 |
Simulación de faltas | 2 | 1,12 |
Generación de patrones | 2 | 1,12 |
Diseño para la verificabilidad | 2 | 1,12 |
Autoverificación integrada | 2 | 1,12 |
Nota | Porcentaje | |
---|---|---|
Primer Parcial | 25 % | Marzo 31 2008 |
Segundo Parcial | 25 % | Mayo 12 2008 |
Laboratorios | 20% | |
Proyecto | 30% |
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